Découverte de l'ensemble du langage, construction de modules synthétisables, mise en place d'un banc de vérification fondé sur la programmation objet. ©Electre 2025
Cet ouvrage est destiné aux étudiants en Licences professionnelles EEA, en masters EEA ou en école d'ingénieurs. Il intéressera également les professionnels de la conception de circuits numériques.
SystemVerilog est l'un des langages de description des circuits numériques les plus récents. Il est le premier qualifié de HDVL, pour Hardware Description and Verification Language. Il hérite à la fois des capacités de description de modules synthétisables et des facultés d'abstraction des langages objets qui permettent la vérification de systèmes complexes.
Le livre est organisé en quatre parties :
L'ouvrage est complété d'exercices corrigés. Les exemples du livre ont tous été testés en synthèse et/ou en simulation, suivant le cas. Ces exemples sont disponibles en téléchargement sur le site compagnon du livre : www.lelangagesystemverilog.net.
Paru le : 11/03/2009
Thématique : Informatique Etudiant
Auteur(s) : Auteur : Sébastien Moutault Auteur : Jacques Weber
Éditeur(s) :
Dunod
Collection(s) : Sciences sup
Série(s) : Non précisé.
ISBN : 978-2-10-051801-2
EAN13 : 9782100518012
Reliure : Broché
Pages : XII-291
Hauteur: 24.0 cm / Largeur 17.0 cm
Poids: 518 g
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